一种低锁定误差延迟链锁相环-挂牌专利-西安知识产权运营服务平台

一种低锁定误差延迟链锁相环 授权有效中;

专利(申请)号： CN202011165309.8
专利类型：发明;
主分类： H电学;
产业领域：电子制造
专利来源：其他;
申请日： 2020-10-27
原始申请人：西安芯辉光电科技有限公司
当前专利权人：西安芯辉光电科技有限公司
交易方式：转让; 许可; 金融融资;
其他交易方式：
参考价格（元）：￥面议
联系方式：西电科技园或运营平台65666529

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西电科技园；2022年7月26日由申请人:宁波芯辉科技有限公司变更

专利详情

摘要

【中文摘要】本发明实施例提供的一种低锁定误差延迟链锁相环，包含第一锁相环路以及第二锁相环路两个锁相环路，第一时钟信号和第N时钟信号分别通过两个锁定环路向同一参考时钟信号REF锁定，两个锁相环路锁定后，第一时钟信号和第N时钟信号相对于参考时钟信号REF存在相同的锁定误差。采用误差传递，可以显著减小第一时钟信号和第N时钟信号间的相位误差，同时第一时钟信号和第N时钟信号通过自调节鉴相器后均控制差分电荷泵中的器件，避免了由于鉴相器中的驱动电路驱动能力不匹配，以及差分电荷泵中器件的开关速度不同，导致差分电荷泵充放电电流不能完全匹配所引起的相位误差，因此本发明的低锁定误差延迟链锁相环的显著优点是具有低锁定相位误差。

【英文摘要】The embodiment of the invention provides a low-locking-error delay chain phase-locked loop. The system comprises a first phase-locked loop and a second phase-locked loop, wherein a first clock signal and an Nth clock signal are respectively locked to the same reference clock signal REF through the two phase-locked loops; and after the two phase-locked loops are locked, the first clock signal and the Nth clock signal have the same locking error relative to the reference clock signal REF. Using error transfer, The phase error between the first clock signal and the Nth clock signal can be significantly reduced, At the same time, the first clock signal and the Nth clock signal both control devices in the differential charge pump after passing through the self-adjusting phase detector. The phase error caused by that the charging and discharging currents of the differential charge pump can not be completely matched due to the mismatching of the driving capability of the driving circuit in the phase discriminator and the different switching speeds of the devices in the differential charge pump is avoided. Therefore, the low-locking-error delay chain phase-locked loop of the invention has the obvious advantage of low locking phase error.

技术摘要（来自于incopat）

【 DWPI用途】

低锁定误差延迟链锁相环。

【 DWPI优势】

减小第一时钟信号和第n时钟信号之间的相位误差。第一时钟信号和第N时钟信号通过自调整鉴相器控制差分电荷泵中的器件。避免了鉴相器的驱动电路驱动能力。由于差分电荷泵中器件的开关速度不同，相位误差导致差分电荷泵充放电电流不能完全匹配。

【 DWPI新颖性】

该环路包括第一环路滤波器，第一环路滤波器的输出端与箝位放大器的输入端相连。由压控延迟链输出的第一时钟信号和第二时钟信号被输入到自调节鉴相器。自调整鉴相器产生参考时钟信号。参考时钟信号被转换为放电信号输出。箝位放大器控制第一锁相环的调节电压和第二锁相环的调节电压。

【技术功效】

技术功效句	可以显著减小第一时钟信号和第N时钟信号间的相位误差; 避免了由于鉴相器中的驱动电路驱动能力不匹配
技术功效短语	减小相位误差; 避免不匹配
技术功效1级	精度; 不匹配
技术功效2级	精度提高; 不匹配避免
技术功效3级	相位精度提高; 不匹配避免
技术功效TRIZ参数	28-测量精度;

分类号

【技术分类】

主分类号	H03L7/085; H 电学 H03 电子电路 H03L 电子振荡器或脉冲发生器的自动控制、起振、同步或稳定（发电机的入H02P）〔3〕 H03L7/00 频率或相位的自动控制；同步（一般谐振电路的调谐入H03J；数字通信系统中的同步见H04类中的有关各组）[2006.01] H03L7/06 应用加到频率或相位锁定环上的基准信号的[2006.01] H03L7/08 锁相环的零部件[2006.01] **H03L7/085 主要涉及频率或相位检波装置，包括对该装置输出信号的滤波或放大（H03L7/10优先；一般频率或相位检波比较入H03D3/00，H03D13/00）[2006.01]
IPC分类号	H03L7/085;
CPC分类号	H03L7/085;
DWPI分类号	U23; U24;
DWPI手工代码	U23-D01A7; U24-D02A1;

【行业分类】

国民经济行业分类	制造业 C3973;C4090;
国民经济行业(主)	制造业 C3973;C4090;
新兴产业分类	电子核心产业 1.2;
新兴产业(主)	电子核心产业 1.2;
知识密集型分类	信息通信技术制造业 104;
学科分类	工程 A030201; A120101;
数字经济核心产业	数字产品制造业 010517;

其他著录项

代理机构	西安嘉思特知识产权代理事务所(普通合伙) 61230
代理人	刘长春
申请语言	汉语
审查员	梁晨陇

权利要求

1.一种低锁定误差延迟链锁相环，其特征在于，包括：自调节鉴相器、差分电荷泵、第一环路滤波器、第二环路滤波器、第三环路滤波器、钳位放大器以及压控延迟链，所述自调节鉴相器、所述差分电荷泵、所述第一环路滤波器依次连接形成第一锁相环路，所述自调节鉴相器、所述差分电荷泵、所述第二环路滤波器、所述钳位放大器、所述第三环路滤波器、所述压控延迟链依次连接形成第二锁相环路，所述第一环路滤波器的输出与所述钳位放大器的输入相连，所述压控延迟链输出的第一时钟信号以及第N时钟信号输入所述自调节鉴相器，所述自调节鉴相器内部产生参考时钟信号，然后将所述参考时钟信号转化为放电信号输出，所述钳位放大器控制所述第一锁相环路的第一调节电压以及所述第二锁相环路的第二调节电压，使得所述第一调节电压与所述第二调节电压的差值在预定范围内，所述自调节鉴相器输入的第一时钟信号以及第N时钟信号分别通过所述第一锁相环路以及第二锁相环路向所述参考时钟信号锁定。

2.根据权利要求1所述的低锁定误差延迟链锁相环，其特征在于，所述自调节鉴相器包括：第一固定延迟单元、第二固定延迟单元、可变延迟单元、第一触发器、第二触发器、第三触发器以及逻辑与门，所述第一固定延迟单元输入第一时钟信号，所述第一固定延迟单元的输出连接所述第一触发器的输入，所述第一触发器的输出连接所述逻辑与门的输入，所述可变延迟单元的输入第N时钟信号，所述可变延迟单元的输出连接所述第二触发器，所述第二触发器的输出连接所述逻辑与门的输入，所述第二固定延迟单元输入所述第N时钟信号，所述第二固定延迟单元的输出连接所述第三触发器的输入，所述第三触发器的输出连接所述逻辑与门的输入，所述逻辑与门的输出分别连接所述第一触发器的复位端、所述第二触发器的复位端以及所述第三触发器的复位端，所述第一触发器输出第一充电信号，所述第二触发器输出放电信号(DN)，所述第三触发器输出第二充电信号，所述逻辑与门输出复位信号。

3.根据权利要求1所述的低锁定误差延迟链锁相环，其特征在于，所述第一环路滤波器、第二环路滤波器以及第三环路滤波器包括：电阻(R)、第一电容(C1)以及第二电容(C2)，所述电阻(R)的一端与所述第一电容(C1)的一端相连，所述电阻(R)的另一端与所述第二电容(C2)的一端相连，所述第二电容(C2)的另一端与所述第一电容(C1)的另一端相连，所述第一环路滤波器中的电阻(R)的一端以及所述第二环路滤波器中的电阻(R)的一端输入所述差分电荷泵的输出信号，所述第一环路滤波器中的第一电容(C1)的一端输出第一调节电压给所述钳位放大器以及所述自调节鉴相器，所述第二环路滤波器中的第一电容(C1)的一端输出第二调节电压给所述钳位放大器以及所述自调节鉴相器，所述第三环路滤波器中的电阻(R)的一端输入钳位放大器的输出信号，所述第三环路滤波器中的第一电容(C1)的一端输出控制电压给所述压控延迟链。

4.根据权利要求1所述的低锁定误差延迟链锁相环，其特征在于，所述压控延迟链包括：N个延迟单元，所述N个延迟单元依次连接，每个延迟单元的控制端输入第三环路滤波器输出的控制电压，第一个延迟单元输入端接入输入时钟，第n个延迟单元输出第n个时钟信号，n从1至N。

5.根据权利要求1所述的低锁定误差延迟链锁相环，其特征在于，所述差分电荷泵包括：第一PMOS管(M1)、第一NMOS管(M2)、第三电容(C3)、第二PMOS管(M3)、第二NMOS管(M4)以及第四电容(C4)，所述第一PMOS管的栅极接入所述自调节鉴相器输出的第一充电信号，所述第一PMOS管(M1)的漏极分别连接所述第一NMOS管(M2)的漏极以及所述第三电容(C3)的一端，所述第一NMOS管(M2)的漏极连接所述第三电容(C3)的另一端，所述第二PMOS管(M3)的栅极接入所述自调节鉴相器输出的第二充电信号，所述第二PMOS管(M3)的漏极分别连接所述第二NMOS管(M4)的漏极以及所述第四电容(C4)的一端，所述第二NMOS管(M4)的漏极连接所述第四电容(C4)的另一端，所述第一NMOS管(M2)的栅极以及所述第二NMOS管(M4)的栅极接入所述自调节鉴相器输出的放电信号，所述第一PMOS管的源极以及所述第二PMOS管(M3)的源极连接电源电压。

6.根据权利要求1所述的低锁定误差延迟链锁相环，其特征在于，所述钳位放大器包括：第三NMOS管(M5)、第四NMOS管(M6)、第五NMOS管(M7)、第三PMOS管(M8)、第四PMOS管(M9)、第五PMOS管(M10)以及电流源，所述第三NMOS管(M5)的栅极与第五PMOS管(M10)栅极相连，第三NMOS管(M5)漏极分别与所述第四NMOS管(M6)的源极、所述第五NMOS管(M7)的源极相连，所述第四NMOS管(M6)的栅极接入第一调节电压(VCTR_A)，所述第四NMOS管(M6)的漏极分别与所述第三PMOS管(M8)的栅极、所述第四PMOS管(M9)的栅极相连，所述第五NMOS管(M7)的栅极接入第二调节电压(VCTR_B)，所述第五NMOS管(M7)的漏极分别连接所述第四PMOS管(M9)的漏极和第三环路滤波器的输入极，所述第四PMOS管(M9)的栅极与所述第三PMOS管(M8)的栅极相连，所述第五PMOS管(M10)的漏极分别接入直流电流源的一端和所述第五PMOS管(M10)的栅极，所述第三PMOS管(M8)的源极、所述第四PMOS管(M9)的源极与直流电流源的另一端相连，并且接入电源电压，所述第三NMOS管(M5)的源极与所述第五PMOS管(M10)的源极相连，并连接电源地。

专利文本

CN112260686B_一种低锁定误差延迟链锁相环