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陕西半导体先导技术中心成立于2017年5月,为适应国家产业发展战略需求,按企业化运营模式而成立的共性企业研发平台。主要致力于加快半导体前沿关键技术研发创新,推动以先进半导体器件和第三代半导体为核心的产业创新,服务于中国先进半导体的技术创新和成果转化。并建立半导体技术人才实习与培养的新一代体系,最终成为国家级半导体产业新技术和新工艺的推广转化基地。
【 中文摘要 】本发明公开了一种外延沟道的SiC IEMOSFET器件及制作方法,主要解决现有SiC IEMOSFET器件沟道电子迁移率低,导体电阻大的问题。本发明的器件包括栅极(1)、SiO2隔离介质(2)、源极(3)、源区N+接触(4)、P+接触(5)、P-外延层(7)、JFET区域(8)、P阱(9)、N-漂移层(10)、N+衬底(11)和漏极(12),其中:SiO2隔离介质(2)和JFET区域(8)之间设有一层厚度为0.1μm~0.2μm,氮离子掺杂浓度为3×1016cm-3的上外延沟道层(6′),使得器件在工作状态下的导电沟道远离SiO2和SiC界面,减少表面散射对电子迁移率的影响。本发明具有沟道电子迁移率高,导通电阻低,功耗低的优点,可用于开关稳压电源、汽车电子以及功率放大器领域。
【 英文摘要 】The invention discloses a SiC IEMOSFET (Implantation and Epitaxial Metal-Oxide -Semiconductor Field Effect Transistor) device with an epitaxy channel and a manufacturing method of the SiC IEMOSFET device, which mainly solve the problems of low channel electron mobility and high conductor resistance of the traditional SiC IEMOSFET device. The device disclosed by the invention comprises a grid electrode (1), a SiO2 insulating medium (2), a source electrode (3), a source region N<+> contact (4), a P<+> contact (5), a P<-> epitaxy layer (7), a JFET (Junction Field-effect Transistor) region (8), aP well (9), an N<-> drifting layer (10), an N<+> substrate (11) and a drain electrode (12), wherein an upper epitaxy channel layer (6') with the thickness of 0.1mum-0.2mum and the nitrogen ion dopingconcentration of 3*10<16>cm<-3> is arranged between the SiO2 insulating medium (2) and the JFET region (8) so that a conductive channel of the device in a working state is far away from SiO2 and SiCinterfaces and the impact of the surface scattering on the electron mobility is reduced. The SiC IEMOSFET device has the advantages of high channel electron mobility, low on-state resistance and low power dissipation and can be applied to fields such as switching mode voltage stabilizers, automotive electronics and power amplifiers.
交通运输 | 机动车辆 | 汽车 |
元器件 | 放大器 | 功率放大器 |
晶体管 | 碳化硅型增强型mosfet | |
方法过程 | 安装方法 | 安装 |
电力动力 | 电源 | 开关稳压电源 |
技术功效句 | 从而抑制了离子注入工艺所带来的SiC和SiO2的接触界面粗糙、低电子迁移率、高导通电阻的一系列问题; 使得载流子迁移率大幅增大; 使得器件工作时的功耗降低; 使得SiC和SiO2的接触界面粗糙度降低; 工艺简单; 同时也降低了器件的导通电阻 |
技术功效短语 | 抑制注入SiC接触界面; 迁移率增大; 功耗降低; 粗糙一系列问题; 界面降低; 工艺简单; 降低导通电阻 |
技术功效1级 | 界面; 迁移率; 功耗; 粗糙; 复杂性; 电阻 |
技术功效2级 | 界面降低; 迁移率提高; 功耗降低; 粗糙; 复杂性降低; 电阻降低 |
技术功效3级 | 注入接触界面降低; 迁移率提高; 功耗降低; 系列问题粗糙; 界面降低; 工艺复杂性降低; 导通电阻降低 |
技术功效TRIZ参数 | 19-能耗;36-系统的复杂性; |
主分类号 |
|
IPC分类号 | |
CPC分类号 | H10D30/635; H10D12/031; H10D62/8325; |
国民经济行业分类 | 制造业 |
国民经济行业(主) | 制造业 |
新兴产业分类 | 电子核心产业 |
新兴产业(主) | 电子核心产业 |
知识密集型分类 | 信息通信技术制造业新装备制造业新材料制造业 |
学科分类 | 工程物理科学 |
清洁能源产业 | 风能产业太阳能产业水力发电产业智能电网产业 |
数字经济核心产业 | 数字产品制造业数字技术应用业数字要素驱动业 |
2011-06-23
申请日
CN201110171696.0(当前专利)
申请号
2011-11-16
首次公开日
CN102244099A
首次公开号
2013-04-17
授权公告日
CN102244099B(当前专利)
授权公告号
2031-06-23
预估到期日
计算因素
代理机构 | 陕西电子工业专利中心 61205 |
代理人 | 王品华; 朱红星 |
申请语言 | 汉语 |
审查员 | 赵敏 |
1. 一种制备外延沟道的SiC IEMOSFET器件的方法,包括以下步骤:
(1)在N+碳化硅衬底样片上外延生长厚度为8~9μm、氮离子掺杂浓度为1×1015cm‑3~2×1015cm‑3的N‑漂移层,其外延生长温度为1570℃,压力为100mbar,反应气体是硅烷和丙烷,载运气体为纯氢气,杂质源为液态氮气;
(2)在氮离子掺杂的N‑漂移层上进行三次或者四次铝离子选择性注入,形成深度为0.5μm,掺杂浓度为3×1018cm‑3的P阱;
(3)在碳化硅样片的正面外延生长厚度为0.5μm、铝离子掺杂浓度为5×1015cm‑3~1×1016cm‑3的P‑外延层,其外延生长温度为1570℃,压力为100mbar,反应气体是硅烷和丙烷,载运气体为纯氢气,杂质源为三甲基铝;
(4)在P‑外延层中间区域进行三次或者四次氮离子选择性注入,形成深度为0.5μm,掺杂浓度为1×1017cm‑3的JFET区;
(5)在P‑外延层的边缘区域进行三次或者四次铝离子选择性注入,形成深度为0.5μm,掺杂浓度为1×1019cm‑3的P+接触;
(6)在P+接触边缘进行三次或者四次氮离子选择性注入,形成深度为0.25μm,掺杂浓度为1×1019cm‑3的源区N+接触;
(7)在碳化硅样片的整个正面外延生长厚度为0.1μm~0.2μm、氮离子掺杂浓度为3×1016cm‑3的上外延沟道层,其外延生长温度为1570℃,压力为100mbar,反应气体是硅烷和丙烷,载运气体为纯氢气,杂质源为液态氮气;
(8)在碳化硅样片正面采用干氧氧化和湿氧氧化结合的氧化工艺形成50nm~100nm的SiO2隔离介质;
(9)在SiO2隔离介质上采用低压化学汽相淀积法淀积形成200nm的磷离子掺杂的多晶硅为栅极,掺杂浓度为1×1020cm‑3,淀积温度为600~650℃,淀积压强为60~80Pa,反应气体为硅烷和磷化氢,载运气体为氦气;
(10)在源区N+接触、P+接触上淀积300nm/100nm的Al/Ti合金,作为源极接触金属层,再在碳化硅样片背面淀积300nm/100nm的Al/Ti合金,作为漏极接触金属层,并在1100℃的氮气气氛中退火3分钟形成源极和漏极欧姆接触。
2. 根据权利要求1所述的制备外延沟道的SiC IEMOSFET器件的方法,其中步骤(2)所述的在氮离子掺杂的N‑漂移层上进行三次或者四次铝离子选择性注 入,其工艺条件为:注入温度为650℃,离子激活退火温度为1700~1750℃,退火时间为10min。
3. 根据权利要求1所述的制备外延沟道的SiC IEMOSFET器件的方法,其中步骤(4)所述的在P‑外延层中间区域进行三次或者四次氮离子选择性注入,其工艺条件为:注入温度为500℃,离子激活退火温度为1700~1750℃,退火时间为10min。
4. 根据权利要求1所述的制备外延沟道的SiC IEMOSFET器件的方法,其中步骤(5)所述的在P‑外延层的边缘区域进行三次或者四次铝离子选择性注入,其工艺条件为:注入温度为650℃,离子激活退火温度为1700~1750℃,退火时间为10min。
5. 根据权利要求1所述的制备外延沟道的SiC IEMOSFET器件的方法,其中步骤(6)所述的在P+接触边缘进行三次或者四次氮离子选择性注入,其工艺条件为:注入温度为500℃,离子激活退火温度为1700~1750℃,退火时间为10min。
6. 根据权利要求1所述的制备外延沟道的SiC IEMOSFET器件的方法,其中步骤(8)所涉及的氧化工艺条件为:干氧氧化温度为1200℃,湿氧氧化温度为950℃。
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