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摘要
【 中文摘要 】
本发明属于雷达回波模拟技术领域，公开了一种集回波信号采集与回放为一体的雷达回波模拟系统及方法，所述系统包括：主机板，第一通信模块，接口板，第二通信模块，存储板；所述主机板包含：上位机，CPU处理器，固态存储器；所述接口板包含：第一FPGA芯片，光纤收发器，DDR3缓存模块；所述存储板包含：第二FPGA芯片，FLASH控制模块，FLASH阵列，能够保证检测雷达性能和信号处理机的准确性。
【 英文摘要 】
The invention belongs to the technical field of radar echo simulation and discloses a radar echo simulation system and method capable of echo signal collection and playback. The system comprises a motherboard, a first communication module, an interface board, a second communication module and a memory board, wherein the motherboard comprises an upper computer, a CPU processor and a solid state memory device; the interface board comprises a first FPGA chip, an optical fiber transceiver and a DDR3 buffer memory module; the memory board comprises a second FPGA chip, an FLASH control module and an FLASH array; accuracy of detection of radar performance and a signal processor can be ensured.
技术摘要（来自于incoPat）
【 技术功效 】
| 技术功效句 | 也节约了更多的人力与物力; 不仅提升了检验雷达性能和信号处理机的准确率; 本发明使用了能控制读写地址的FLASH阵列作为从数据采集到数据回放的中间存储对象; 继而实现对采集的雷达回波信号进行相应脉冲截取的功能; 可以有效的实现对回放数据的数据量大小控制 |
| 技术功效短语 | 节约物力; 提升检验性能准确率; 控制阵列作为; 节约多人力; 实现脉冲截取功能; 实现大小控制 |
| 技术功效1级 | 资源; 精度; 可控性; 劳动强度; 截取 |
| 技术功效2级 | 资源降低; 精度提高; 可控性; 劳动强度降低; 截取 |
| 技术功效3级 | 资源降低; 检验性能精度提高; 阵列可控性; 多劳动强度降低; 实现脉冲功能截取; 实现大小可控性 |
| 技术功效TRIZ参数 | 39-生产率;28-测量精度;37-控制与测量的复杂性; |
其他著录项
| 代理机构 | 西安睿通知识产权代理事务所(特殊普通合伙) 61218 |
| 代理人 | 惠文轩 |
| 申请语言 | 汉语 |
| 审查员 | 伍晓霞 |
权利要求
1.一种集回波信号采集与回放为一体的雷达回波模拟方法，所述方法应用于集回波信号采集与回放为一体的雷达回波模拟系统，所述雷达回波模拟系统分别与外部雷达天线和外部信号处理机连接，所述雷达回波模拟系统包括：主机板，第一通信模块，接口板，第二通信模块，存储板；外部雷达天线通过第一光纤与所述接口板连接，所述接口板通过第二光纤与外部信号处理机连接；所述主机板包含：上位机，CPU处理器，固态存储器；所述接口板包含：第一FPGA芯片，光纤收发器，DDR3缓存模块；所述存储板包含：第二FPGA芯片，FLASH控制模块，FLASH阵列；其中，所述主机板与所述接口板通过第一通信模块双向连接，所述接口板与所述存储板通过第二通信模块双向连接，所述上位机与所述CPU处理器通过串口单向连接，所述CPU处理器与所述固态存储器通过总线双向连接，所述第一FPGA芯片通过FPGA芯片与光纤收发器相连的接口与光纤收发器单向连接，所述第一FPGA芯片通过FPGA芯片与DDR3芯片互连的接口与DDR3缓存模块双向连接，所述第二FPGA芯片通过FPGA芯片与FLASH芯片相连的控制接口与FLASH控制模块单向连接，所述FLASH控制模块通过FLASH控制总线与FLASH阵列单向连接，所述第二FPGA芯片通过FPGA芯片与FLASH芯片互连的数据接口与FLASH阵列双向连接，其特征在于，所述方法包括：步骤1，雷达回波数据采集：(1a)光纤收发器通过光纤实时获取外部雷达天线接收的雷达回波数据；(1b)当主机板中的上位机下发数据采集指令后，CPU处理器通过第一通信模块向第一FPGA芯片发送所述数据采集指令；(1c)所述第一FPGA芯片接收所述数据采集指令，驱动DDR3缓存模块将所述光纤收发器获取到的雷达回波数据进行降速并缓存；(1d)当所述DDR3缓存模块存储到预设的数据量后，所述DDR3缓存模块将缓存的雷达回波数据发送给所述第一FPGA芯片进行第一级数据处理，并将第一级数据处理后的雷达回波数据通过所述第一通信模块存储到主机板中的固态存储器中；其中，所述存储在DDR3缓存模块中的雷达回波数据为实部和虚部交错存储的宽16位的雷达回波数据，步骤1中，所述第一FPGA芯片进行第一级数据处理，具体为：第一FPGA芯片将实部和虚部交错存储的位宽为16的雷达回波数据转换为高16位为实部、低16位为虚部，且位宽为32的雷达回波数据；步骤2，擦FLASH阵列：(2a)当主机板中的上位机下发擦FLASH指令后，CPU处理器通过所述第一通信模块向所述第一FPGA芯片发送所述擦FLASH指令；(2b)所述第一FPGA芯片将所述擦FLASH指令解码为擦FLASH选通信号，并将所述擦FLASH选通信号通过所述第二通信模块发送给第二FPGA芯片；(2c)所述第二FPGA芯片接收所述擦FLASH选通信号，并根据所述擦FLASH选通信号对对应的FLASH阵列进行擦除操作；步骤3，雷达回波数据烧写：(3a)当主机板中的上位机下发数据烧写指令后，CPU处理器通过所述第一通信模块向所述第一FPGA芯片发送所述数据烧写指令；(3b)所述CPU处理器读取存储在所述固态存储器中的雷达回波数据，并将所述雷达回波数据通过所述第一通信模块发送给第一FPGA芯片；(3c)所述第一FPGA芯片接收所述数据烧写指令，将所述数据烧写指令解码为写FLASH选通信号，将所述写FLASH选通信号发送给第二FPGA芯片；且所述第一FPGA芯片对所述雷达回波数据进行第二级数据处理，并将第二级数据处理后的雷达回波数据通过所述第二通信模块发送给第二FPGA芯片；(3d)所述第二FPGA芯片接收所述写FLASH选通信号，根据所述写FLASH选通信号将接收到的所述第二级数据处理后的雷达回波数据在FLASH控制模块的控制下写入FLASH阵列；其中，所述第一FPGA芯片对所述雷达回波数据进行第二级数据处理，具体为：第一FPGA芯片将一路32位的雷达回波数据转换为十路并行的64位雷达回波信号；步骤4，雷达回波数据回放：(4a)当主机板中的上位机下发数据回放指令后，CPU处理器通过所述第一通信模块向所述第一FPGA芯片发送所述数据回放指令；(4b)所述第一FPGA芯片将所述数据回放指令解码为读FLASH选通信号，并将所述读FLASH选通信号通过所述第二通信模块发送给第二FPGA芯片；(4c)所述第二FPGA芯片根据所述读FLASH选通信号，在FLASH控制模块的控制下读取FLASH阵列中的雷达回波数据；(4d)所述第二FPGA芯片将读取的雷达回波数据通过所述第二通信模块发送给第一FPGA芯片；(4e)所述第一FPGA芯片对所述读取的雷达回波数据进行第三级数据处理，并驱动所述DDR3缓存模块对所述读取的雷达回波数据进行缓存和提速；(4f)所述光纤收发器实时获取所述DDR3缓存模块中读取的雷达回波数据，并将所述读取的雷达回波数据通过光纤发送给外部信号处理机。
